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目录1

第1章 可编程逻辑设计指导原则1

1.1　可编程逻辑基本设计原则1

1.1.1 面积和速度的平衡与互换原则1

1.1.2 硬件原则11

1.1.3 系统原则13

1.1.4 同步设计原则17

1.2　可编程逻辑常用设计思想与技巧19

1.2.1 乒乓操作19

1.2.2 串并转换21

1.2.3 流水线操作22

1.2.4 异步时钟域数据同步23

1.3 AItera推荐的Coding Style27

1.3.1 Coding Style的含义27

1.3.2 结构层次化编码（Hierarchical Coding）27

1.3.3 模块划分的技巧（Design Partitioning）29

1.3.4 组合逻辑的注意事项30

1.3.5 时钟设计的注意事项33

1.3.6 全局异步复位资源39

1.3.7 判断比较语句case和if...else的优先级39

1.3.8 使用Pipelining技术优化时序40

1.3.9 模块复用与Resource Sharing40

1.3.10　逻辑复制42

1.3.11　香农扩展运算44

1.3.12　信号敏感表46

1.3.13　状态机设计的一般原则47

1.3.14 AItera Megafunction资源的使用49

1.3.15　三态信号的设计49

1.3.16　加法树的设计50

1.4　小结52

15　问题与思考52

第2章 AItera器件高级特性与应用53

2.1 时钟管理53

2.1.1 时序问题53

2.1.2 锁相环应用60

2.2　片内存储器69

2.2.1 RAM的普通用法69

2.2.2 RAM用做移位寄存器73

2.23 RAM实现固定系数乘法74

2.3　数字信号处理75

2.3.1　DSP块资源75

2.3.2 工具支持79

2.3.3 典型应用79

2.4　片外高速存储器80

2.4.1 存储器简介80

2.4.2 ZBT SRAM接口设计83

2.4.3　DDR SDRAM接口设计85

2.4.4　QDR SRAM接口设计99

2.4.5　DDR2、QDR Ⅱ和RLDRAM Ⅱ100

2.4.6 软件支持和应用实例100

2.5　高速差分接口和DPA102

2.5.1 高速差分接口的需求102

2.5.2 器件的专用资源102

2.5.3 动态相位调整电路（DPA）109

2.5.4 软件支持和应用实例112

2.6　高速串行收发器115

2.8　问题与思考117

2.7　小结117

第3章　LogicLock设计方法119

3.1　LogicLock设计方法简介119

3.1.1　LogicLock设计方法的目标120

3.1.2　LogicLock设计流程122

3.1.3　LogicLock设计方法支持的器件族122

3.2　LogicLock区域122

3.2.1 Region的类型与常用属性值123

3.2.2 Region的创建方法124

3.23 Region的层次结构129

3.2.4 指定Region的逻辑内容130

3.3.1 约束优先级132

3.3　LogicLock的约束注意事项132

3.3.2　规划LogicLock区域133

3.3.3 向LogicLock区域中布置器件特性133

3.3.4　虚拟引脚（Virtual Pins）134

3.4　反标注布线信息135

3.4.1 导出反标注布线信息136

3.4.2 导入反标注布线信息138

3.5 LogicLock设计方法支持的Tcl Scripts138

3.6 Quartus Ⅱ基于模块化的设计流程139

3.7 小结149

3.8 问题与思考149

4.1 时序约束与时序分析基础151

第4章 时序约束与时序分析151

4.1.1 周期与最高频率152

4.1.2 利用Quartus Ⅱ具分析设计154

4.1.3 时钟建立时间157

4.1.4 时钟保持时间158

4.1.5 时钟输出延时158

4.1.6 引脚到引脚的延迟159

4.1.7 Slack159

4.1.8 时钟偏斜160

4.1.9 Quartus Ⅱ时序分析工具和优化向导160

4.2 设置时序约束的常用方法161

4.2.1 指定全局时序约束162

4.2.2 指定个别时钟约束166

4.3.1 时钟偏斜174

4.3 高级时序分析174

4.3.2 多时钟域176

4.3.3 多周期约束176

4.3.4 伪路径183

4.3.5 修正保持时间违例185

4.3.6 异步时钟域时序分析186

4.4 最小化时序分析187

4.5 使用Tcl工具进行高级时序分析188

4.6 小结189

4.7 问题与思考189

5.1 解读设计191

第5章 设计优化191

5.1.1 内部时钟域192

5.1.2 多周期路径和伪路径193

5.1.3 I/O接口的时序要求194

5.1.4 平衡资源的使用194

5.2 设计优化的基本流程和首次编译195

5.2.1 设计优化基本流程195

5.2.2 首次编译的约束和设置196

5.2.3 查看编译报告198

5.3 资源利用优化200

5.3.2 资源重新分配201

5.3.1 设计代码优化201

5.3.3 解决互连资源紧张的问题203

5.3.4 逻辑综合面积优化203

5.3.5 网表面积优化207

5.3.6 寄存器打包209

5.3.7 Quartus Ⅱ中的资源优化顾问211

5.4 I/O时序优化211

5.4.1 执行时序驱动的编译211

5.4.2 使用IOE中的触发器212

5.4.3 可编程输入输出延时215

5.4.4 使用锁相环对时钟移相217

5.4.5 其他I/O时序优化方法218

5.5 最高时钟频率优化219

5.5.1 设计代码优化219

5.5.2 逻辑综合速度优化225

5.5.3 布局布线器设置227

5.5.4 网表优化和物理综合228

5.5.5 使用LogicLock对局部进行优化233

5.5.6 位置约束、手动布局和反标注234

5.5.7 Quartus Ⅱ中的时序优化顾问235

5.6 使用DSE工具优化设计236

5.6.1 为什么需要DSE236

5.6.2 什么是DSE，如何使用236

5.7 如何减少编译时间238

5.8 设计优化实例239

5.9 小结242

5.10 问题与思考243

第6章 AItera其他高级工具245

6.1 命令行与Tcl脚本245

6.1.1 命令行脚本246

6.1.2 Tcl脚本250

6.1.3 使用命令行和Tcl脚本254

6.2 HardCopy流程255

6.2.1 结构化ASIC255

6.2.2 HardCopy器件258

6.2.3 HardCopy设计流程260

6.3 基于Nios Ⅱ处理器的嵌入式系统设计263

6.3.1 Nios Ⅱ处理器系统263

6.3.2 Avalon交换结构266

6.3.3 使用SOPC Builder构建系统硬件269

6.3.4 Nios ⅡIDE集成开发环境272

6.3.5 Nios Ⅱ系统典型应用278

6.4 DSP Builder工具281

6.4.1 DSP Builder设计流程281

6.4.2 与SOPC Builder一起构建系统284

6.5 小结285

6.6 问题与思考285

7.1.1 信号完整性287

第7章 FPGA系统级设计技术287

7.1 信号完整性及常用I/O电平标准287

7.1.2 单端标准292

7.1.3 差分标准296

7.1.4 伪差分标准299

7.1.5 片上终端电阻299

7.2 电源完整性设计300

7.2.1 电源完整性300

7.2.2 同步翻转噪声301

7.2.3 非理想回路304

7.2.4 低阻抗电源分配系统307

7.3.2 FPGA的功耗311

7.3 功耗分析和热设计311

7.3.1 功耗的挑战311

7.3.3 热设计313

7.4 SERDES与高速系统设计315

7.4.1 SERDES的基本概念316

7.4.2 AItera Stratix GX和Stratix Ⅱ中SERDES的基本结构319

7.4.3 典型高速系统应用框图举例324

7.4.4 高速PCB设计注意事项329

7.5　小结331

7.6　问题与思考331

附录　配套光盘使用说明333