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译者的话1

第三版前言1

第二版前言1

第一版前言1

第1章数字系统和VLSI1

1.1 为什么要进行集成电路设计1

目 录1

1.2 IC制造3

1.2.1 工艺3

1.2.2技术经济分析5

1.3.1 COMS电路技术11

10.5版图分析 411

1.3 COMS工艺11

1.3.2功耗12

1.3.3设计和可测性12

1.4 IC设计技术13

1.4.1层次设计14

1.4.2抽象设计17

1.4.3计算机辅助设计22

1.5发展趋势23

1.6 小结24

1.7文献介绍24

习题24

2.2制造工艺26

2.1 引言26

第2章晶体管和版图26

2.2.1概述27

2.2.2制造步骤28

2.3晶体管31

2.3.1晶体管的结构31

2.3.2简单的晶体管模型34

2.3.3晶体管寄生效应36

2.3.4阱的引线孔和闩锁现象37

2.3.5晶体管的高阶特性40

2.3.6泄漏电流与亚阈值电流44

2.3.7晶体管的高级结构45

2.3.8 Spice模型45

2.4导线和通孔46

2.4.1导线的寄生效应48

2.4.2铜连线的趋肤效应54

2.5设计规则55

2.5.1制作缺陷56

2.5.2按比例缩小的设计规则58

2.5.3 SCMOS设计规则59

2.5.4标准工艺参数62

2.6版图设计和工具62

2.6.1 电路版图62

2.6.2棍图65

2.6.3层次棍图67

2.6.4版图设计和分析工具70

2.6.5自动版图工具74

2.7文献介绍76

习题76

第3章逻辑门82

3.1 引言82

3.2组合逻辑函数82

3.3静态互补逻辑门84

3.3.1门级结构85

3.3.2基本门电路的版图89

3.3.3逻辑级91

3.3.4时延和传输时间95

3.3.5功耗102

3.3.6速度功率积104

3.3.7版图和寄生效应104

3.3.8驱动大负载107

3.4开关逻辑108

3.5交替的门电路109

3.5.1准nMOS逻辑109

3.5.2 DCVS逻辑111

3.5.3多米诺逻辑113

3.6低功耗逻辑门电路117

3.7电阻性互连线的时延122

3.7.1 RC传输线的时延122

3.7.2通过RC树的时延125

3.7.3在RC传输线中插入缓冲器127

3.7.4 RC线路中的串扰128

3.8感性互连线的延时131

3.8.1 基本RLC电路131

3.8.2 RLC传输线的时延132

3.8.3 RLC传输线中插入缓冲器135

3.9 文献介绍136

习题136

第4章组合逻辑网络140

4.1 引言140

4.2基于标准单元的版图140

4.2.1单行版图设计141

4.2.2标准单元版图设计148

4.3模拟150

4.4.1扇出153

4.4组合网络的时延153

4.4.2路径时延155

4.4.3晶体管尺寸159

4.4.4自动逻辑优化163

4.5逻辑和互连线的设计164

4.5.1时延的建模165

4.5.2连线尺寸166

4.5.3插入缓冲器167

4.5.4串扰的最小化168

4.6功率优化172

4.6.1功率分析172

4.7开关逻辑网络175

4.8组合逻辑的测试178

4.8.1逻辑门的测试180

4.8.2组合网络测试182

4.9文献介绍184

习题184

第5章时序机188

5.1 引言188

5.2锁存器和触发器188

5.2.1 储存元件的种类188

5.2.2锁存器190

5.2.3触发器196

5.3时序系统和时钟规则197

5.3.1触发器单相系统200

5.3.2锁存器两相系统201

5.3.3高级时钟分析208

5.3.4时钟发生器213

5.4时序系统设计214

5.4.1 时序机的结构规范214

5.4.2状态转换图和表216

5.4 3状态分配222

5.5功率优化227

5.6设计确认228

5.7时序测试229

5.8文献介绍236

习题236

第6章子电路系统设计238

6.1 引言238

6.2 子电路系统设计原理240

6.2.1流水线240

6.2.2数据通道241

6.3组合移位器245

6.4加法器247

6.5算术逻辑单元252

6.6乘法器254

6.7高密度存储器261

6.7.1 ROM262

6.7.2静态RAM263

6.7.3 三管动态RAM266

6.7.4单管动态RAM269

6.8现场可编程门阵列272

6.9可编程逻辑阵列272

6.10文献介绍275

习题276

7.1 引言278

7.2版图规划方法278

第7章版图规划278

7.2.1 区块布局和通道定义281

7.2.2全局布线286

7.2.3开关盒布线287

7.2.4功率分布288

7.2.5时钟分布290

7.2.6版图规划技巧295

7.2.7设计确认295

7.3芯片外的连接296

7.3.1封装296

7.3.2 I/O结构299

7.3.3压焊块的设计300

7.4文献介绍304

习题304

8.2.1硬件描述语言的模块化308

第8章体系结构设计308

8.1 引言308

8.2硬件描述语言308

8.2.2 VHDL313

8.2.3 Verilog322

8.2.4用C语言作为硬件描述语言328

8.3寄存器传输级设计329

8.3.1数据通道——控制器的体系结构331

8.3.2 ASM图的设计333

8.4高级综合340

8.4.1功能性建模的编程341

8.4.2数据342

8.4.3控制350

8.4.4数据和控制356

8.4.5设计方法学358

8.5.1 电压大小按比例缩放的驱动结构359

8.5低功耗结构359

8.5.2省电模式360

8.6系统芯片和嵌入式CPU361

8.7体系结构的测试365

8.8文献介绍368

习题368

第9章芯片设计371

9.1 引言371

9.2设计方法371

9.3 Kitchen定时器芯片377

9.3.1定时器的规范和结构378

9.3.2结构设计379

9.3.3逻辑和布局设计384

9.3.4设计确认392

9.4微处理器数据通道393

9.4.1数据通道组成393

9.4.2时钟化和总线设计395

9.4.3逻辑和版图设计396

9.5文献介绍398

习题398

第10章CAD系统和算法400

10.1 引言400

10.2CAD系统401

10.3开关级模拟401

10.4版图综合403

10.4.1布局404

10.4.2全局布线407

10.4.3详细布线408

10.6时序分析和优化412

10.7逻辑综合416

10.7.1 与工艺无关的逻辑优化417

10.7.2 与工艺有关的逻辑优化424

10.8测试发生器426

10.9时序机的优化428

10.10调度和约束429

10.11软硬件协同设计431

10.12文献介绍432

习题432

附录A词汇表434

附录B芯片设计工程446

B.1分类规划思想446

B.2 工程建议和规范447

B.3 设计规划447

B.4设计检查点及文档449

B.4.1 子系统检查449

B.4.2第一次版图检查449

B.4.3 工程完成449

附录C Kitchen定时器模型450

C.1 用C语言描述的硬件模型450

C.1.1模拟452

C.1.2实例460

参考文献463