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1．1引言1

第1章 数字系统与数字系统设计1

1．2数字系统的设计2

1．2．1自上而下的设计2

1．2．2自下而上的设计3

1．2．3正向设计与逆向设计3

1．3EDA技术及其应用4

1．3．1EDA技术的发展4

1．3．2现代EDA技术的特点及应用5

1．4IP核复用技术与SOC7

1．4．1IP复用技术7

1．4．2系统芯片（SOC）8

1．4．3深亚微米技术带来的挑战9

1．4．4基于平台的设计方法（PBD）10

1．5数字系统的实现方式11

1．5．3PLD实现方式12

1．5．1全定制方式12

1．5．2门阵列（Gate Array）12

1．6数字系统的设计方式13

1．6．1图形设计方式13

1．6．2基于HDL的设计13

1．6．3高速、高密度PCB的设计16

1．7小结18

第2章 ASIC与PLD19

2．1概述19

2．1．1ASIC19

2．1．2PLD的发展演变19

2．2PLD的分类20

2．2．1按集成度分类20

2．2．2按结构特点分类21

2．3．1PLD结构原理22

2．2．3按编程特点分类22

2．3PLD的基本结构22

2．3．2PLD电路的表示方法23

2．3．3SPLD的结构24

2．4CPLD的结构与特点26

2．4．1宏单元27

2．4．2可编程I/O单元28

2．4．3可编程连线阵列（PIA）29

2．5FPGA的结构与特点29

2．5．1可配置逻辑块（CLB）30

2．5．2输入/输出模块（IOB）31

2．5．3可编程互连线（PI）31

2．5．4片内RAM32

2．6在系统编程与边界扫描测试技术33

2．6．1在系统编程（ISP）技术33

2．6．2边界扫描测试（BST）技术35

2．7PLD产品概述37

2．7．1 Lattice公司的PLD37

2．7．2Xilinx公司的PLD40

2．7．3Altera公司的PLD44

2．8PLD 的发展趋势45

2．9小结46

第3章 Altera的CPLD/FPGA47

3．1概述47

3．1．1器件系列47

3．1．2结构与特点48

3．1．3宏功能模块及IP核49

3．1．4Altera的开发工具50

3．2APEX20K器件系列51

3．2．1系统级芯片——APEX20K器件51

3．2．2APEX20K器件的结构53

3．2．3嵌入式系统块（ESB）58

3．2．4APEX20K器件的I/O结构61

3．3FLEX10K器件系列62

3．3．1概述62

3．3．2结构与功能64

3．3．3器件特性设定71

3．3．4数据配置与下载71

3．4ACEX1K器件系列71

3．4．1概述71

3．4．2ACEX1K器件结构73

3．5MAX7000器件系列76

3．5．1概述76

3．5．2结构与功能78

3．5．3其他功能和特性81

3．6．2常用的EPC配置器件83

3．6．1概述83

3．6EPC配置器件83

3．6．3典型的配置电路85

3．6．4最大的配置器件EPC1687

3．7小结89

第4章 常用的EDA设计软件90

4．1数字系统设计的流程90

4．2常用的EDA工具软件92

4．2．1Synopsys92

4．2．2Synplify93

4．2．3ispDesignEXPERT95

4．2．4Panda 200097

4．2．5MAX+PLUS Ⅱ100

4．3小结101

5．1．2 MAX+PLUS Ⅱ的安装102

5．1．1推荐的系统配置102

5．1 MAX+PLUS Ⅱ的安装与配置102

第5章MAX+PLUS Ⅱ使用指南102

5．2基于MAX+PLUS Ⅱ的设计过程103

5．2．1设计输入104

5．2．2设计处理105

5．2．3设计校验106

5．2．4器件编程107

5．2．5在线帮助107

5．3设计输入107

5．3．1建立一个新项目108

5．3．2图形输入方式109

5．3．3文本输入方式112

5．3．4设计的层次115

5．4设计处理116

5．4．1设计项目的编译116

5．4．2在平面编辑器中观察适配结果及手动配置121

5．5模拟仿真123

5．5．1项目仿真123

5．5．2定时分析125

5．6编程下载127

5．6．1Altera器件的编程文件127

5．6．2器件编程128

5．7 MAX+PLUS Ⅱ使用提高130

5．7．1使用LPM宏单元库131

5．7．2基于流水线的设计134

5．7．3使用EAB单元进行设计135

5．7．4REPORT文件138

5．8ByteBlaster下载电缆及其使用140

5．8．1并口下载电缆ByteBlaster140

6．1引言146

第6章 Verilog HDL146

6．2 Verilog HDL基本结构146

6．2．1简单的Verilog HDL例子146

6．2．2 Verilog HDL模块的结构148

6．2．3逻辑功能定义149

6．3数据类型及常量、变量150

6．3．1常量150

5．8．2编程配置方式150

6．3．2变量152

5．9小结154

6．4运算符及表达式154

6．4．1算术运算符（Arithmetic operators）154

6．4．2逻辑运算符（Logical operators）154

6．4．3位运算符（Bitwise operators）154

6．4．4关系运算符（Relational operators）155

6．4．5等式运算符（Equality operators）155

6．4．6缩减运算符（Reduction operators）156

6．4．7移位运算符（Shift operators）156

6．4．8条件运算符（Conditional operators）156

6．4．9位拼接运算符（Concatenation operators）157

6．4．10运算符的优先级157

6．6．1常用的赋值语句158

6．6赋值语句158

6．5语句158

6．6．2阻塞赋值和非阻塞赋值的区别159

6．7条件语句160

6．7．1if-else语句161

6．7．2case语句162

6．7．3使用条件语句注意事项163

6．8循环语句164

6．8．1for语句165

6．8．2repeat语句166

6．8．3while 和forever语句167

6．9结构说明语句168

6．9．1always块语句168

6．9．2initial语句169

6．9．3task 和function语句170

6．10编译预处理语句173

6．10．1＇define语句173

6．10．2＇include语句174

6．10．3＇timescale语句175

6．11语句的顺序执行与并行执行176

6．12不同抽象级别的Verilog HDL模型177

6．12．1 Verilog HDL门级描述178

6．12．2 Verilog HDL的行为级描述179

6．13小结181

第7章 用Verilog HDL设计数字电路182

7．1常用组合电路模块的设计182

7．1．1基本门电路的描述182

7．1．2编译码器184

7．1．3数据选择器（MUX）186

7．1．4奇偶校验产生器187

7．1．57段LED数码管译码电路188

7．2常用时序电路模块的设计188

7．2．1D触发器188

7．2．2数据锁存器190

7．2．3数据寄存器191

7．2．4移位寄存器192

7．2．5任意模加法/减法计数器193

7．2．6ROM/RAM模块193

7．3多层次结构电路的设计195

7．3．1图形与文本混合设计195

7．3．2纯文本描述196

7．4数字跑表198

7．4．1结构与功能198

7．4．2源程序199

7．4．3仿真及波形图201

7．4．4下载及验证201

7．58位数字频率计201

7．5．1功能要求201

7．5．2工作原理202

7．5．3设计实现203

7．6有限状态机（FSM）设计举例205

7．5．4仿真与下载205

7．6．1基于状态机的设计206

7．6．2频率计控制器设计举例206

7．6．3几点讨论209

7．7交通灯控制器209

7．7．1功能描述209

7．7．2设计与实现210

7．7．3仿真与下载214

7．8乐曲演奏电路214

7．8．1音调的控制214

7．8．2音长的控制216

7．8．3乐曲演奏电路源程序216

7．9自动售饮料机的设计219

7．9．1case语句219

7．9．3源程序220

7．9．2总体设计220

7．10多功能数字钟222

7．10．1功能描述222

7．10．2源程序223

7．10．3实验与下载227

7．11卡式电话计费器228

7．11．1功能定义228

7．11．2源程序228

7．12．1结构与功能231

7．11．3仿真231

7．12PCM采编器231

7．12．2设计与实现232

7．13小结235

第8章 数字模块与数字系统的设计实现236

8．1提高数字系统性能的方法236

8．1．1提高系统工作速度236

8．1．2耗用资源的考虑239

8．2．1移位相加乘法器241

8．2快速乘法器的设计241

8．2．2查找表乘法器242

8．2．3逻辑树乘法器243

8．2．4加法器树乘法器243

8．2．5混合乘法器245

8．3FIR滤波器的设计与实现245

8．3．18阶FIR滤波器的结构改进246

8．3．2源代码及功能仿真248

8．4快速傅里叶变换（FFT）251

8．4．1算法原理251

8．4．2蝶形单元的设计与实现253

8．5高速数字相关器256

8．5．1数字相关器原理256

8．5．2设计与实现256

8．6线性分组码编译码器258

8．6．2设计与实现259

8．6．1线性分组码基本概念259

8．7循环码编译码器的实现262

8．7．1循环码编码器262

8．7．2循环码译码器263

8．8卷积码Viterbi 编译码器266

8．8．1 Viterbi编码器266

8．8．2 Viterbi译码器268

8．8．3 Viterbi译码器的子模块271

8．9．2通信模块的设计277

8．9其他数字模块的设计277

8．9．1DSP模块的设计277

8．9．3常用控制电路的设计280

8．9．4综合设计举例281

8．10结束语284

附录A Verilog HDL关键字285

附录B MAX+PLUSⅡ支持的Verilog HDL数据类型和语句286

附录C GW48型EDA实验开发系统使用介绍288

参考文献及相关网站304