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目录4

第一章：引言4

2.2.4作为功能模型的程序6

第二章：模型建立9

2.1基本概念9

2.2在逻辑上建立功能模型10

2.2.1真值表和原始立方10

2.2.2状态表和流程表12

2.2.3二元判定图15

2.3在寄存器级上建立功能模型17

2.3.1基本的寄存器传送语言的结构18

2.3.2寄存器传送语言中的定时模型20

2.3.3内部寄存器传送语言模型21

2.4结构模型21

2.4.1外部表示21

2.4.2结构牲征23

2.4.3内部表示26

2.4.4布线逻辑和双向性27

2.5模型建立的级别28

第三章：逻辑模拟33

3.1应用33

3.2基于模拟的设计验证中的问题34

3.3模拟的类型35

3.4未知的逻辑值36

3.5编译的模拟38

3.6事件驱动模拟41

3.7延时模型42

3.7.1门的延时模型43

3.7.2功能元素的延时模型45

3.7.3用寄存器传送语言建立延时模型45

3.7.4延时模型其他方面的问题45

3.8元素求值46

3.9冒险测试静态冒险49

3.10门级事件驱动模拟53

3.10.1独立于变换的额定的传输延时53

3.10.2其它的逻辑值59

3.10.2.1三态逻辑59

3.10.2.2MOS逻辑60

3.10.3其它的延时模型61

3.10.3.1升和降模型62

3.10.3.2惯性延时63

3.10.3.3歧义延时63

3.10.4振荡控制64

3.11模拟机66

第四章：故障模型75

4.1逻辑故障模型75

4.2.1组合电路77

4.2故障测试和冗佘77

4.2.2时序电路83

4.3故障等价和故障定位86

4.3.1组合电路86

4.3.2时序电路87

4.4故障支配87

4.4.1组合电路87

4.4.2时序电路88

4.5单固定故障模型89

4.6多固定故障模型96

4.7固定的寄存器传送语言（RTL）变量98

4.8故障变量98

第五章：故障模拟106

5.1应用106

5.2通用的故障模拟技术108

5.2.1串行故障模拟108

5.2.2公用概念和术语108

5.2.3并行故障模拟109

5.2.4演绎故障模拟112

5.2.4.1二值演绎仿真113

5.2.4.2三值演绎仿真118

5.2.5并发故障仿真119

5.2.6比较126

5.3组合电路的故障仿真127

5.3.1并行模式故障蔓延127

5.3.2关键路径跟踪128

5.4故障采样137

5.5统计故障分析139

5.6结束语141

第六章：单个固定故障的测试148

6.1基本问题148

6.2在组合电路中的SSFs的ATG149

6.2.1面向故障的ATG无扇出电路149

6.2.1.1常用概念判定树154

6.2.1.2算法160

6.2.1.3选择标准174

6.2.2故障—独立ATG179

6.2.3随机测试产生185

6.2.3.1随机测试的矢量185

6.2.3.2随机测试的长度186

6.2.3.3决定检测概率187

6.2.4组合确定／随机TG193

6.2.5ATG系统198

6.2.6其它TG方法代数方法202

6.3时序电路中SSFs的ATG204

6.3.1使用交互式阵列模型的TG204

6.3.2基于模拟TG216

6.3.3使用RTL模型217

6.3.4随机测试产生223

6.4结束语224

7.1桥接故障模型237

第七章：测试桥故障237

7.2非反馈桥接故障的检测239

7.3反馈桥接故障的检测242

7.4桥接故障仿真246

7.5桥接故障的测试生成249

7.6结束语249

第八章：功能测试251

8.1基本讨论251

8.2无故障模型的功能测试252

8.2.1分层模型252

8.2.2带有二个决策图的功能测试255

8.3穷尽和伪穷尽测试通用故障模型258

8.3.1组合电路258

8.3.1.1部分——依赖电路258

8.3.1.2划分技术259

8.3.2时序电路260

8.3.3迭代逻辑阵列261

8.4具有特定故障模型的功能测试267

8.4.1功能故障模型267

8.4.2微处理器故障模型268

8.4.2.1寄存器译码功能的故障模型270

8.4.2.2指令译码和指令顺序功能的故障模型271

8.4.2.3数据存贮功能的故障模型271

8.4.2.4数据传送功能的故障模型271

8.4.2.5数据操纵功能的故障模型272

8.4.3测试产生过程272

8.4.3.2测试指令译码和指令顺序功能274

8.4.3.3测试数据存贮和数据传送功能277

8.4.4实例研究278

8.5结束语278

第九章：可测试性设计283

9.1可测试性283

9.1.2可控性和可观察性284

9.1.1非交换284

9.2可测试性技术的特定设计285

9.2.1测试点286

9.2.2初始化289

9.2.3单稳态多谐振荡器289

9.2.4振荡器和时钟291

9.2.5划分计数器和移位寄存器292

9.2.6大组合电路的划分293

9.2.7逻辑冗佘294

9.2.8全局反馈路径296

9.3使用扫描寄存器听可控性和可观察性296

9.3.1类属边界扫描300

9.4类属基于扫描设计302

9.4.1全串行集成扫描302

9.4.2弧立串行扫描303

9.5扫描设计的存贮单元305

9.4.3非串行扫描305

9.8.2系统级扫描路径309

9.6经典扫描设计310

9.7扫描设计开销317

9.8插件和系统级DFT方法317

9.8.1系统级总线317

9.9一些更进一步扫描概念319

9.9.1多测试对话319

9.9.2使用—路径的部分扫描320

9.9.3BALLAST——结构化的部分扫描设计323

9.10边界扫描标准330

9.10.1背景330

9.10.2边界—扫描寄存器331

9.10.3插件与芯片测试方式333

9.10.5测试总线电路335

9.10.5.1TAP控制器335

9.10.4测试总线335

9.10.5.2寄存器指令寄存器和命令340

第十章：压缩技术347

10.1压缩技术的通用方面348

10.2Ones.count压缩348

10.3转移——计数压缩351

10.4奇偶较验压缩354

10.5并发位校验于测试355

10.6签名分析357

10.6.1线性反馈移位寄存器的理论和操作357

10.6.2作为签名分析使用的LFSRs365

第十一章：内部自我测试371

11.1BIST概念简介371

11.1.1核心硬件372

11.1.2测试级生产测试372

11.2.2伪随机测试373

11.2.1穷尽测试373

11.2BIST测试模式产生373

11.2.3伪穷尽测试374

11.2.3.1逻辑段375

11.2.3.2常数——权模式376

11.2.3.3测试信号输入识别379

11.2.3.4伪穷尽测试的测试模式产生并发位驱动器计数器383

11.2.3.5物理段388

11.3类属脱BIST机体系结构388

11.4.1集中式和分离插件级BLST体系结构CSBL394

11.4特定BIST体系结构394

11.4.2内部评价和自我测试（BEST）395

11.4.3随机——测试插座（RTS）395

11.4.5使用MIS和平行SRSG*（STRMPS）的自我测试395

11.4.4LSSD联芯片自我测试（LOCST）397

11.4.6并发BIST体系结构（XBIST）400

11.4.7具有边界扫描（CEBS）的集中式和嵌入式（BIST）体系结构401

11.4.9同时自我测试（SST）402

11.4.8随机测试数据（RTD）402

11.4.10循环分析测试系统（CATS）404

11.4.11循环自我测试路径（CSTP）405

11.4.12内部逻辑块观察（BILBO）409

11.4.12.1实例研究417

11.4.13总结419

11.5一些高级BIST概念420

11.5.1测试调度421

11.5.2BILBO寄存器的控制423

11.5.3部分—侵入BIST426

第十二章：逻辑级诊断442

12.1基本概念442

12.2故障字典443

12.3探针引导测试448

12.4采用UUT减少进行诊453

12.5组合电路的故障诊断454

12.6诊断专家系统456

12.7结果——原因分析458

12.8基于结构和行为的诊断推理461

第十三章：自我－故障设计467

13.1基本概念467

13.2错误检测和错误纠正代码的应用468

13.3多位错误473

13.4校验电路及自我校验474

13.5自我校验校验器475

13.6奇偶校验函数476

13.7完全自我校验m/n同等校验器477

13.8完全自我校验同等器480

13.9自我校验伯格码校验器480

13.10针对自我校验组合电路的通用理论481

13.11自我校验时序电路482

第十四章：PAL测试487

14.1引言487

14.2PLA测试问题488

14.2.1故障模型489

14.2.2传统测试产生方法问题490

14.3PLAs的测试产生算法491

14.3.1确定性测试产生491

14.3.2半随机测试产生492

14.4可测试PLA设计493

14.4.1具有特殊编码的并发可测试PLAs493

14.4.1.1由一系列校验器检测的并发错误的PLA493

14.4.1.2使用修改伯格码的并发可测试PLA494

14.4.2奇偶校验可测试PLAs496

14.4.2.1具有通用测试集的PLA496

14.4.2.2独立可测试PLAs498

14.4.3积累奇偶校验比较的内部自我可测试PLA498

14.4.3可签名——可没测性PLAs500

14.4.3.1多重签名析PLA500

14.4.3.2具有单个签名分析器的自我可测试PLAS501

14.4.4PLAS的分割和测试502

14.4.4.1具BILBOs的PLA505

14.4.4.2并行——可测试PLAs505

14.4.4.3可测试性PLA设计的划分一占有策略506

14.4.5完全可测试方法PLA设计507

14.5PLA测试方法的评价509

14.5.1TDMS的变量509

14.5.1.1原始设计所得效果509

14.5.1.2测试环境的要求510

14.5.2PLA测试技术的评价510

第十五章：系统级分析522

15.1系统诊断的简单模型522

15.2PMC模型的一般化526

15.2.1系统诊断图的一般化526

15.2.2可能测试结果的一般化528

15.2.3诊断变量的一般化529