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第1篇 FPGA开发基础2

第1章 EDA技术概述2

1.1 EDA技术及发展2

1.1.1何谓EDA技术2

1.1.2基于大规模可编程逻辑器件的数字系统设计2

1.2可编程逻辑器件的发展简介3

1.2.1逻辑设计基本流程3

1.2.2可编程逻辑器件PAL5

1.2.3从PAL到PLD到复杂可编程逻辑器件CPLD7

1.2.4从CPLD到FPGA的产生9

1.2.5在系统编程问题的解决9

1.3 FPGA系统结构和资源10

1.3.1可编程逻辑单元（LE）10

1.3.2可编程布线12

1.3.3可编程I/O13

1.3.4嵌入式存储器RAM13

1.3.5嵌入式乘法器13

1.3.6时钟13

1.3.7锁相环14

1.3.8 FPGA与CPLD的对比14

1.4 FPGA的设计流程15

1.5 Altera公司FPGA低成本器件——Cyclone Ⅱ16

1.5.1主要特性16

1.5.2基于数字信号处理（DSP）应用17

1.5.3专用外部存储器接口17

1.5.4嵌入式锁相环18

1.5.5单端I/O特性19

1.5.6差分I/O特性20

1.5.7自动CRC检测20

1.5.8支持Nios Ⅱ嵌入式处理器21

1.6 Altera公司FPGA高成本器件——Stratix Ⅲ器件21

1.6.1主要特性21

1.6.2体系架构22

1.6.3 TriMatrix嵌入式存储器23

1.6.4 DSP块24

1.6.5 时钟网络和锁相环25

1.6.6高速I/O信号和接口25

1.6.7设计安全性26

1.7小结27

第2章 Altera QuartusⅡ软件开发流程28

2.1 Quartus Ⅱ综述28

2.1.1 Quartus Ⅱ软件的特点28

2.1.2 Quartus Ⅱ设计软件的流程和集成的工具29

2.1.3 Quartus Ⅱ软件的用户界面30

2.2设计输入33

2.2.1建立工程33

2.2.2输入方式34

2.3约束输入36

2.3.1使用分配编辑器36

2.3.2使用引脚规划器38

2.3.3使用Settings对话框39

2.4综合40

2.4.1使用Quartus Ⅱ软件集成的综合工具40

2.4.2使用其他EDA综合工具42

2.4.3使用RTL查看器和状态机查看器分析综合结果43

2.5布局布线45

2.5.1设置Fitter选项46

2.5.2设置物理综合优化选项48

2.5.3通过反标保留分配50

2.6仿真50

2.6.1 Quartus Ⅱ仿真器设置52

2.6.2建立用于仿真的波形文件53

2.7编程与配置56

2.7.1建立编程文件56

2.7.2器件编程和配置59

2.8小结60

第3章 Altera QuartusⅡ软件开发向导61

3.1模块编辑及设计流程61

3.1.1原理图输入文件的建立61

3.1.2图表模块输入65

3.1.3原理图设计流程71

3.1.4波形仿真77

3.1.5引脚分配79

3.1.6下载验证79

3.1.7 Quartus Ⅱ的几个常用功能83

3.2文本编辑及设计流程84

3.2.1建立文本文件84

3.2.2文本设计流程——建立新工程88

3.2.3文本设计流程——编译工程88

3.2.4文本设计流程——建立矢量波形文件89

3.2.5文本设计流程——仿真波形92

3.2.6文本设计流程——引脚分配及下载验证94

3.3混合设计94

3.3.1建立计数器文件94

3.3.2建立七段译码显示电路文件95

3.3.3设计流程96

3.4使用Signal Tap Ⅱ的实时测试100

3.4.1打开Signal Tap Ⅱ的编辑窗口100

3.4.2调入待测信号100

3.4.3设置Signal Tap Ⅱ参数102

3.4.4文件存盘103

3.4.5编译选择104

3.4.6启动Signal Tap Ⅱ进行采样分析104

3.4.7 Signal Tap Ⅱ的其他设置和控制方法104

3.5小结105

第4章 VHDL语言基础106

4.1 VHDL语言基本结构106

4.1.1实体108

4.1.2结构体109

4.1.3配置110

4.1.4库111

4.2 VHDL语言要素114

4.2.1 VHDL语法规则114

4.2.2 VHDL数据对象116

4.2.3数据类型118

4.2.4操作符120

4.3顺序语句123

4.3.1赋值语句123

4.3.2 IF语句124

4.3.3 CASE语句126

4.3.4 LOOP语句127

4.3.5跳出循环的语句129

4.3.6 RETURN语句130

4.3.7 NULL语句131

4.4并行语句131

4.4.1并行信号赋值语句131

4.4.2进程（PROCESS）语句133

4.5子程序136

4.5.1过程137

4.5.2函数140

4.6 VHDL语言描述风格143

4.6.1行为描述143

4.6.2数据流描述144

4.6.3结构化描述145

4.7小结148

第5章 基本逻辑电路设计149

5.1组合逻辑电路设计149

5.1.1门电路设计149

5.1.2三态门及总线缓冲器设计151

5.1.3编码器、译码器设计153

5.1.4多路数据选择器和多路数据分配器设计155

5.2时序逻辑电路设计157

5.2.1触发器设计158

5.2.2寄存器设计159

5.2.3计数器设计161

5.3有限状态机电路设计165

5.3.1有限状态机概述165

5.3.2有限状态机的算法描述166

5.3.3有限状态机的VHDL描述模式167

5.4设计实例：交通信号灯控制器设计171

5.4.1交通信号灯控制器的设计要求171

5.4.2交通信号灯控制器的设计分析172

5.5小结179

第2篇 FPGA实例开发182

第6章 宏模块和LPM函数的应用182

6.1存储器模块的用法182

6.1.1 RAM的使用182

6.1.2 ROM的建立过程187

6.1.3 FIFO的建立使用191

6.2乘法器和锁相环的使用193

6.2.1乘法器的使用193

6.2.2锁相环的使用196

6.3 NCO IP核的使用199

6.4基于宏模块的设计实例204

6.4.1正弦波信号发生器的设计204

6.4.2流水线乘累加器的设计205

6.5小结208

第7章 基于FPGA的DSP开发设计209

7.1概述209

7.2 DSP Builder功能简介与设计流程210

7.2.1 DSP Builder功能简介210

7.2.2 DSP Builder设计流程210

7.3基于DSP Builder技术的设计示例——调幅电路212

7.3.1在MATLAB/Simulink中建立算法模型212

7.3.2准备工作212

7.3.3在新模型窗口中添加单元模块215

7.3.4在Simulink环境中仿真219

7.3.5在Modelsim环境中进行功能仿真222

7.3.6在Quartus Ⅱ环境中进行时序仿真224

7.4基于DSP Builder的层次化设计——FIR滤波器229

7.4.1 FIR滤波器的原理229

7.4.2建立系统设计模型230

7.4.3建立子系统的模型232

7.4.4在Simulink和Modelsim中仿真234

7.5 Megacore函数的使用236

7.5.1安装Megacore函数236

7.5.2使用Megacore函数的设计流程236

7.5.3使用Megacore函数设计FIR滤波器236

7.6小结241

第3篇 FPGA高级应用244

第8章 SOPC技术开发概述244

8.1 SOPC的概念244

8.2 SOPC系统的核心——Nios Ⅱ处理器245

8.3 SOPC系统开发流程247

8.3.1 SOPC Builder的设计流程247

8.3.2 SOPC的设计阶段248

8.4 SOPC系统开发环境249

8.5小结251

第9章 SOPC系统构架252

9.1 Nios Ⅱ处理器体系结构252

9.1.1 Nios Ⅱ的内部寄存器254

9.1.2 Nios Ⅱ存储器与I/O组织256

9.2 Nios Ⅱ的异常处理259

9.2.1硬件中断259

9.2.2软件异常259

9.2.3 NIos Ⅱ的异常处理流程260

9.3算术逻辑单元和复位信号261

9.3.1算术逻辑单元261

9.3.2复位信号262

9.4 JTAG调试模块262

9.5 Avalon总线263

9.5.1 Avalon互连规范264

9.5.2 Avalon总线的概念265

9.5.3 Avalon总线信号267

9.5.4 Avalon的中断与复位信号271

9.5.5 Avalon总线传输272

9.6小结272

第10章 SOPC系统硬件开发273

10.1数字钟的设计要求273

10.2硬件开发流程273

10.3创建Quartus Ⅱ工程274

10.3.1创建Quartus Ⅱ工程274

10.3.2创建顶层实体文件276

10.4创建Nios Ⅱ系统模块277

10.4.1创建新系统277

10.4.2加入Nios Ⅱ处理器278

10.4.3加入外围模块280

10.4.4分配系统各IP模块的地址和中断号分配、Nios Ⅱ系统配置284

10.4.5生成Nios Ⅱ并添加到工程中286

10.4.6 建立锁相环PLL模块288

10.5编译和下载294

10.5.1引脚分配294

10.5.2配置工程295

10.5.3编译设计296

10.5.4程序配置下载296

10.6小结297

第11章 SOPC系统软件开发298

11.1 Nios Ⅱ IDE简介298

11.1.1 Nios Ⅱ IDE的功能模块298

11.1.2 Nios Ⅱ IDE开发流程300

11.2基于Nios Ⅱ IDE软件示例——数字钟软件301

11.2.1建立软件工程301

11.2.2编译工程305

11.2.3运行308

11.3数字钟的程序设计310

11.4 HAL系统库313

11.4.1 HAL简述313

11.4.2目前提供的主要HAL资源315

11.5使用HAL开发应用程序317

11.6小结318

第12章 NiosⅡ常用外设使用319

12.1并行输入/输出内核（PIO）319

12.1.1 PIO内核简介319

12.1.2 PIO内核的配置320

12.1.3 PIO内核的C语言编程323

12.2定时器的使用328

12.2.1内核定时器简介329

12.2.2定时器内核的配置330

12.2.3定时器内核的C语言编程331

12.3 Flash接口控制器的使用333

12.3.1 Flash接口控制器简介333

12.3.2 CFI控制器的配置334

12.3.3 CFI控制器的C语言编程335

12.4 SDRAM控制器的使用336

12.4.1 SDRAM控制器内核概述336

12.4.2 SDRAM内核配置338

12.4.3软件编程340

12.5 UART的使用341

12.5.1 UART内核简介341

12.5.2 UART内核的寄存器343

12.5.3 UART内核配置346

12.5.4软件编程348

12.6小结350

第13章 LogicLock优化技术351

13.1 LogicLock优化技术简介351

13.1.1 LogicLock设计方法目标351

13.1.2 LogicLock的区域352

13.1.3锁定区域的基本方式353

13.1.4 LogicLock技术的应用流程354

13.2为应用LogicLock技术准备的具体实例355

13.2.1数字滤波器结构及其VHDL描述355

13.2.2滤波器设计和结果358

13.3 LogicLock优化设计——底层模块设计359

13.3.1建立底层模块工程360

13.3.2建立父区域360

13.3.3定义逻辑锁定子区域363

13.3.4将设计实体移至锁定区域365

13.3.5编译优化锁定后的filter模块365

13.3.6输出逻辑锁定后的VQM文件367

13.4 LogicLock优化设计——顶层设计368

13.4.1建立顶层工程368

13.4.2将VQM文件加到顶层工程中368

13.4.3导入LogicLock约束370

13.5小结373

第14章 数字系统设计实例——电子乐器374

14.1电子乐器的设计374

14.1.1设计要求374

14.1.2设计原理374

14.1.3乐曲硬件演奏电路的层次化设计方案376

14.2 FFT设计381

14.2.1 FFT的原理381

14.2.2基于DSP Builder设计FFT的方法382

14.3 SD卡驱动的设计384

14.3.1 SD卡和SPI内核简介385

14.3.2 SD卡与FPGA接口电路386

14.3.3硬件系统的SOPC设计387

14.3.4系统软件设计388

14.4小结394